Dispositivos Lógicos Programáveis: mudanças entre as edições
De Wiki Cursos IFPR Foz
Ir para navegaçãoIr para pesquisar
Linha 7: | Linha 7: | ||
Pode ser utilizada para programas '''Dispositivos Lógicos Programáveis'''. | Pode ser utilizada para programas '''Dispositivos Lógicos Programáveis'''. | ||
;Porta E: | ;Porta E: | ||
[[Arquivo:portaE.jpg]] | [[Arquivo:portaE.jpg]] | ||
;Descrição de uma porta E em VHDL | |||
<syntaxhighlight lang="vhdl"> | <syntaxhighlight lang="vhdl"> | ||
-- PROGRAM "Quartus II 32-bit" | -- PROGRAM "Quartus II 32-bit" | ||
-- VERSION "Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Full Version" | -- VERSION "Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Full Version" | ||
-- CREATED "Fri May 12 15:17:16 2017" | -- CREATED "Fri May 12 15:17:16 2017" | ||
LIBRARY ieee; | LIBRARY ieee; | ||
USE ieee.std_logic_1164.all; | USE ieee.std_logic_1164.all; | ||
LIBRARY work; | LIBRARY work; | ||
ENTITY portaE IS | ENTITY portaE IS | ||
PORT( | |||
A : IN STD_LOGIC; | |||
B : IN STD_LOGIC; | |||
S : OUT STD_LOGIC); | |||
END portaE; | END portaE; | ||
ARCHITECTURE bdf_type OF portaE IS | ARCHITECTURE bdf_type OF portaE IS | ||
BEGIN | |||
S <= A AND B; | |||
END bdf_type; | |||
</syntaxhighlight> | |||
;Porta E construída a partir da tabela verdade | |||
<syntaxhighlight lang="vhdl"> | |||
ENTITY e IS | |||
PORT( | |||
a,b: IN BIT; | |||
s: OUT BIT); | |||
END e; | |||
ARCHITECTURE tabelaVerdade OF e IS | |||
SIGNAL in_bits: BIT_VECTOR (1 DOWNTO 0); | |||
BEGIN | |||
in_bits <= a & b; | |||
WITH in_bits SELECT | |||
S <= '0' WHEN "00", | |||
'0' WHEN "01", | |||
'0' WHEN "10", | |||
'1' WHEN "11"; | |||
END tabelaVerdade; | |||
</syntaxhighlight> | </syntaxhighlight> | ||
Edição das 19h28min de 12 de maio de 2017
Dispositivos Lógicos Programáveis
Linguagem VHDL
A linguagem VHDL (Hadrware Description Language) permite descrever na forma de uma linguagem textual circuitos lógicos.
Pode ser utilizada para programas Dispositivos Lógicos Programáveis.
- Porta E
- Descrição de uma porta E em VHDL
-- PROGRAM "Quartus II 32-bit"
-- VERSION "Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Full Version"
-- CREATED "Fri May 12 15:17:16 2017"
LIBRARY ieee;
USE ieee.std_logic_1164.all;
LIBRARY work;
ENTITY portaE IS
PORT(
A : IN STD_LOGIC;
B : IN STD_LOGIC;
S : OUT STD_LOGIC);
END portaE;
ARCHITECTURE bdf_type OF portaE IS
BEGIN
S <= A AND B;
END bdf_type;
- Porta E construída a partir da tabela verdade
ENTITY e IS
PORT(
a,b: IN BIT;
s: OUT BIT);
END e;
ARCHITECTURE tabelaVerdade OF e IS
SIGNAL in_bits: BIT_VECTOR (1 DOWNTO 0);
BEGIN
in_bits <= a & b;
WITH in_bits SELECT
S <= '0' WHEN "00",
'0' WHEN "01",
'0' WHEN "10",
'1' WHEN "11";
END tabelaVerdade;
--Evandro.cantu (discussão) 14h03min de 12 de maio de 2017 (BRT)